PLL Chip als LO ?

Hi, Chris,

wenn man sich in Fig.26 des CDCE910 das Phasenrauschen ansieht, folgt, dass bei idealem Input ein Rauschsockel mit -50 dBc in Trägernähe und +-300 kHz mit -60 dBc im Ausgang vorliegt. Das bedeutet als Direkt-VFO beim Blocking-Verhalten, dass man mitten im 40-m-Band sämtliche Rundfunksender mit zwar 60 dB Dämpfung, aber eben imer auf seinem Nutzsignal hat. Teile ich das jetzt durch 4, wird zwar das Phasenrauschen entsprechedn weniger, aber dürfte nicht reichen, dazu käme noch das Phasenrauschen des Dividers.

Mein Hintergrund: Ich versuche seit längerem, mit einem 20-MHz-DDS-VFO von ELV aus dem Funkamatuer-Shop und diversen VCOs über diverse diskrete und integrierte PLLs einen solchen Vervielfacher aufzubauen. Als Vergelichsobjekt dient mir mein FT890, dessen PLL-VFO einen Rauschsockel von -70dBc abliefert (2-Schleifen-PLL mit DDS-Beteiligung). Unabhängig von den Analysator-Messungen aber habe ich ein einfaches Testszenario: Ich empfange DRA5 auf 5194 kc und beobachte das Zusatzrauschen, was durch die Rundfunksender des 6-MHz-BAndes durch Blocking entsteht. Mit dem FT890 durchaus in den Abendstunden störend, mit meinen diversen Objekten praktisch nie richtig brauchbar (ich schaffe so -60 dBc im Nachbarkanal und so -70 dBc weitab, aber mit vielen Spurs).

Nun ist dieser DDS nur eine 10-bit-Version. Mit 14 bit sieht das besser aus, aber letztenendes bleibt für einen guten VFO nur das übrig, was DC4KU schon im FA und auf seiner Webseite lange berichtet hat.

Meine Konsequenz: man nehme einen möglichst guten DDS (also 14 bit); vielleicht bringt die Zukunft auch mal 16 bit mit 1 GHz Takt. Man nehme dazu einen guten Preselektor für die Antennenseite und einen noch besseren mitlaufenden Preselektor für das DDS-Signal, bevor es an den ersten Mischer gelangt.

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Günter

PS.: Zum Vergleich hier mal Messungen an VFOs mit dem Stand des Seitenbandrauschens vor 30 Jahren: